대싕이의 내맘대로 블로그

1234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465666768library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity VGA_Pattern_Generator is port( nRst : in std_logic; clk : in std_logic; VGA_CLK : out std_logic; VGA_BLANK : out std_logic; VGA_HS : out std_logic; VGA_VS : o..

1초 생성기 12345678910111213141516171819202122232425262728293031323334353637383940414243library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity sec_gen is port( nRst : in std_logic; clk : in std_logic; sec_sig : out std_logic );end sec_gen; architecture BEH of sec_gen is signal cnt : std_logic_vector(31 downto 0); signal sig : std_logic; begin..

계층 구조(Hierarchy structure) 전체 시스템의 설계를 하나의 디자인이 아닌 기능별로 구분된 최소 모듈(블록)단위로 설계하고 이를 Top-Down 구조로 연결하거나, 협업/분업 설계(Bottom-Up)설계하여 완성시키는 방식 COMPONENT(AND GATE) 1234567891011121314151617library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity and_gate is port( A : in std_logic; B : in std_logic; Y : out std_logic );end and_gate; architecture BEH o..

5-6-7 반복 카운터 12345678910111213141516171819202122232425262728293031323334353637library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity counter_567 is port( nRst : in std_logic; clk : in std_logic; q : out std_logic_vector(2 downto 0) );end counter_567; architecture BEH of counter_567 is signal cnt : std_logic_vector(2 downto 0); begin proce..

논리 게이트 논리 게이트 (AND, OR ,NOT 등)을 VHDL로 구현해보자. 12345678910111213141516171819202122232425library ieee;-- VHDL은 IEEE 국제 표준을 사용한다. use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity and_gate is-- Entity 선언부 는 설계하고자 하는 시스템의 외적 연결을 담당 한다.-- 회로의 내부적인 구조나 연결등을 고려할 필요가 없으며, -- 여기서 정의한 것을 통해 다음 Architecture Body 에서 내부적 동작을 표현한다.-- 즉, 입출력 선을 정의 하는 부분이다. port( ..

VHDL이란? VHSIC Hardware Description Language의 약자로 VHSIC은 또 Very High Speed Integrated Circuits의 약자이다. 디지털 회로를 표현하는 하드웨어 기술 언어이다. 탄생배경 VHDL은 미국 국방부에서 주문형 집적회로(ASIC = Application Specific Integrated Circuit)를 문서화하기 위해 제안되었다. 처음엔 동작을 기술하는 데에서 시작하였지만 반대로 기술된 문서로 회로를 디자인할 순 없을까? 생각하게 되었고 이를 통해 동작할 수 있는 회로를 구성할 수 있게 되었다. 오늘날에는 검증, 시연 등의 다양한 기능을 내포하게 되었다. 특징 특정 기술이나 공정에 대해 독립적- 공통된 기술 언어로 특정 기술이나 공정에 관계..

프로젝트 생성 File > New Project Wizard 저장 경로 및 프로젝트 이름 설정 Board 설정 [보드에 맞는 규격으로 선택] 설정 확인 후에 Finish VHDL 파일 생성 File > New VHDL File 다음과 같은 화면에서 HDL을 기술할 수 있다. HDL 기술이 끝나면 저장 VWF 파일 생성 아래 버튼을 눌러 VWF 파일에 사용될 입출력 정보를 저장하자. File > New University Program VWF를 선택 좌측 박스의 빈공간을 더블클릭 또는 우클릭하여 입출력 정보를 추가하자. Function Simulation Simulation > Options 에서 다음 설정을 해준다. Simulation > function simulation 입력 레벨을 설절한 후 아래 ..

프로젝트 생성 File > New Project Wizard 저장 경로 및 프로젝트 이름 설정 Board 설정 [보드에 맞는 규격으로 선택] 설정 확인 후에 Finish Schematic 파일 생성 File > New Block Diagram/Schematic File 화면 위에서 빈공간 더블클릭 하여 소자 검색 Name에 소자 이름으로 불러오기 가능 예제는 2 pin의 AND 게이트 검색 이제 입출력 핀을 생성해보자. 도구모음의 아이콘을 이용하거나 소자 검색을 통해 불러올 수 있다. 소자끼리의 연결은 아래 두 버튼이 활성화 된 상태에서 드래그를 통해서 연결이 가능하다. 회로 구성이 완료되었다면 저장하기 VWF 파일 생성 아래 버튼을 눌러 VWF 파일에 사용될 입출력 정보를 저장하자. File > New..

https://ohyung.net/205Quartus II 설치방법 본 글은 Quartus II 그 중에서도 13.0 버전을 교육용으로 설치하는 예제이니 참고하시길 바란다. 중간에 회원가입이 있는데 정 모르겠으면 크롬 번역기 돌린 후 가입하면 쉬울 것이다. 1. https://www.altera.com/ 홈페이지 접속 후 SUPPORT > Downloads로 이동 2. 설치할 버전을 선택 3. 설치 옵션 선택 잘 모르겠으면 똑같이 선택하자 4. 로그인 5. 다운로드 관리자로 보인다. 설치파일 다운로드 선택하여 설치 6. 설치 7. 브라우저를 키면 아래와 같은 설치 관리자가 켜져있다. 인내의 시간~ 8. 다운된 경로내의 'QuartusSetupWeb-' 파일을 클릭하여 설치한다. QuartusSetupWe..