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프로그래밍/Quartus 2

[VHDL] 계층구조 연습, MUX 설계

대싕:) 2018. 4. 2. 11:32

계층 구조(Hierarchy structure)


전체 시스템의 설계를 하나의 디자인이 아닌 기능별로 구분된 최소 모듈(블록)단위로 설계하고 이를 Top-Down 구조로 연결하거나, 협업/분업 설계(Bottom-Up)설계하여 완성시키는 방식



COMPONENT(AND GATE)

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library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    
entity and_gate is
    port(
        A : in std_logic;
        B : in std_logic;
        Y : out std_logic
    );
end and_gate;
    
architecture BEH of and_gate is
begin
    Y <= A and B;
end BEH;
cs



COMPONENT(OR GATE)


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library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    
entity or_gate is
    port(
        A : in std_logic;
        B : in std_logic;
        Y : out std_logic
    );
end or_gate;
    
architecture BEH of or_gate is
begin
    Y <= A or B;
end BEH;
cs



COMPONENT(NOT GATE)


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library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    
entity not_gate is
    port(
        A : in std_logic;
        Y : out std_logic
    );
end not_gate;
    
architecture BEH of not_gate is
begin
    Y <= not A;
end BEH;
cs



TOP ENTITY(TOP DESIGN)


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library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_arith.all;
    use ieee.std_logic_unsigned.all;
    
entity mux_2x1_comp is
 
    port(
        A : in std_logic;
        B : in std_logic;
          Sel : in std_logic;
        Y : out std_logic
 
    );
end mux_2x1_comp;
    
architecture STR of mux_2x1_comp is
 
    component and_gate is
    port(
        A : in std_logic;
        B : in std_logic;
        Y : out std_logic
    );
    end component;
    
    component or_gate is
    port(
        A : in std_logic;
        B : in std_logic;
        Y : out std_logic
    );
    end component;
    
    component not_gate is
    port(
        A : in std_logic;
        Y : out std_logic
    );
    end component;
    
    signal NotS : std_logic;
    signal AandNotS : std_logic;
    signal BandS : std_logic;
    
begin
        U1 : and_gate
        port map(
            A => A,
            B => NotS,
            Y => AandNotS
        );
        
        U2 : and_gate
        port map(
            A => B,
            B => Sel,
            Y => BandS
        );
        
        U3 : not_gate
        port map(
            A => Sel,
            Y => NotS
        );
        
        U4 : or_gate
        port map(
            A => AandNotS,
            B => BandS,
            Y => Y
        );
    end STR;
        
cs


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